Bachelor Elektrotechnik 2020
PDF Studiengangsverzeichnis Studienverlaufspläne Bachelor Elektrotechnik
Version: 1 | Letzte Änderung: 13.09.2019 10:01 | Entwurf: 0 | Status: vom Modulverantwortlichen freigegeben | Verantwortlich: Krah
Anerkannte Lehrveranstaltungen | DSF_Krah |
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Fachsemester | 6 |
Dauer | 1 Semester |
ECTS | 5 |
Zeugnistext (de) | Digitale Signalverarbeitung mit FPGA |
Zeugnistext (en) | Digital Signal Processing with FPGA |
Unterrichtssprache | deutsch |
abschließende Modulprüfung | Ja |
DSS - Diskrete Signale und Systeme |
Grundkenntnisse in digitaler Signalverarbeitung | |
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PI1 - Praktische Informatik 1 |
Grundkenntnisse digitaler Systeme |
Benotet | Ja | |
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Frequenz | Jedes Semester | |
Schriftliche Modulprüfung - ähnlich den Übungsaufgaben
DSS - Diskrete Signale und Systeme |
Grundkenntnisse in digitaler Signalverarbeitung | |
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PI1 - Praktische Informatik 1 |
Grundkenntnisse digitaler Systeme |
Kompetenz | Ausprägung |
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Erkennen, Verstehen und analysieren technischer Zusammenhänge | Vermittelte Voraussetzungen für Kompetenzen |
MINT Modelle nutzen | Vermittelte Kompetenzen |
Technische Systeme simulieren | Vermittelte Kompetenzen |
Technische Systeme analysieren | Vermittelte Kompetenzen |
Technische Systeme entwerfen | Vermittelte Kompetenzen |
Technische Systeme realisieren | Vermittelte Kompetenzen |
Technische Systeme prüfen | Vermittelte Kompetenzen |
MINT-Grundwissen benennen und anwenden | Vermittelte Kompetenzen |
Informationen beschaffen und auswerten | Vermittelte Kompetenzen |
Technische Zusammenhänge darstellen und erläutern | Vermittelte Kompetenzen |
Arbeitsergebnisse bewerten | Vermittelte Voraussetzungen für Kompetenzen |
Komplexe technische Aufgaben im Team bearbeiten | Vermittelte Kompetenzen |
Grundbegriffe der digitalen Signalverarbeitung,
Beschreibung zeitdiskreter Systeme
Analog-Digital-Umsetzung und Abtast- Halteglied
Sigma-Delta-Modulation, Quantisierungsrauschen
Praktische Anwendung von z-Transformation
Auslegung digitaler Filter (IIR und FIR)
Festkommaarithmetik
Implementierung in einer DSP-Umgebung („C“ + Assembler)
Implementierung in einer FPGA-Umgebung („VHDL“)
FPGA Entwicklungssystem Quartus II
Einführung die FPGA Baureihe Max 10 von Altera / Intel
Eclipse / Nios II Entwicklungsumgebung
keine
Praktische Anwendung von z-Transformation
Implementierung in einer FPGA-Umgebung („VHDL“)
FPGA Entwicklungssystem Quartus II
Einführung die FPGA Baureihe Max 10 von Altera / Intel
Nios II Entwicklungsumgebung
Benotet | Nein | |
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Frequenz | Einmal im Jahr | |
Voraussetzung für Teilnahme an Modulprüfung | Ja |
praxisnahe Aufgabenstellungen (Präsenzpflicht)
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