F07_DSF < F07_Studium

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---
*Verantwortlich:* Prof. Dr.-Ing. Jens Onno Krah

---++ Lehrveranstaltung
---+++ Befriedigt Modul (MID)
   * aktuelle
      * [[BaTIN2012_DSF]]
      * [[BaET2012_ADS]]

---+++ Organisation
<sticky>
  <table border="0">
    <tr valign="top">
      <td>
        <table border="1" cellpadding="2" cellspacing="0">
          <th colspan="2">Version</th>
          <tr>
            <td>erstellt</td>
            <td>2012-04-10</td>
          </tr>
          <tr>
            <td>VID</td>
            <td>1</td>
          </tr>
          <tr>
            <td>gültig ab</td>
            <td>WS 2012/13</td>
          </tr>
          <tr>
            <td>gültig bis</td>
            <td/>
          </tr>
        </table>
      </td>
      <td>         </td>
      <td>
        <table border="1" cellpadding="2" cellspacing="0">
          <th colspan="2">Bezeichnung</th>
          <tr>
            <td>Lang</td>
            <td>%FORMFIELD{"Bezeichnung"}%</td>
          </tr>
          <tr>
            <td>LVID</td>
            <td>F07_STE</td>
          </tr>
          <tr>
            <td>LVPID (Prüfungsnummer)</td>
            <td/>
          </tr>
        </table>
      </td>
    </tr>
  </table>
</sticky><sticky>
  <table border="0">
    <tr valign="top">
      <td>
        <table border="1" cellpadding="2" cellspacing="0">
          <th colspan="2">Semesterplan (SWS)</th>
          <tr>
            <td>Vorlesung</td>
            <td>%FORMFIELD{"VorlesungSWS"}%</td>
          </tr>
          <tr>
            <td>Übung (ganzer Kurs)</td>
            <td>%FORMFIELD{"UebungGanzSWS"}%</td>
          </tr>
          <tr>
            <td>Übung (geteilter Kurs)</td>
            <td>%FORMFIELD{"UebungHalbSWS"}%</td>
          </tr>
          <tr>
            <td>Praktikum</td>
            <td>%FORMFIELD{"PraktikumSWS"}%</td>
          </tr>
          <tr>
            <td>Projekt</td>
            <td>%FORMFIELD{"ProjektSWS"}%</td>
          </tr>
          <tr>
            <td>Seminar</td>
            <td>%FORMFIELD{"SeminarSWS"}%</td>
          </tr>
          <tr>
            <td>Tutorium (freiwillig)</td>
            <td>%FORMFIELD{"TutoriumSWS"}%</td>
          </tr>
        </table>
      </td>
      <td>    </td>
      <td>
        <table border="1" cellpadding="2" cellspacing="0">
          <th colspan="2">Präsenzzeiten</th>
          <tr>
            <td>Vorlesung</td>
            <td>%FORMFIELD{"VorlesungPZ"}%</td>
          </tr>
          <tr>
            <td>Übung (ganzer Kurs)</td>
            <td>%FORMFIELD{"UebungGanzPZ"}%</td>
          </tr>
          <tr>
            <td>Übung (geteilter Kurs)</td>
            <td>%FORMFIELD{"UebungHalbPZ"}%</td>
          </tr>
          <tr>
            <td>Praktikum</td>
            <td>%FORMFIELD{"PraktikumPZ"}%</td>
          </tr>
          <tr>
            <td>Projekt</td>
            <td>%FORMFIELD{"ProjektPZ"}%</td>
          </tr>
          <tr>
            <td>Seminar</td>
            <td>%FORMFIELD{"SeminarPZ"}%</td>
          </tr>
          <tr>
            <td>Tutorium (freiwillig)</td>
            <td>%FORMFIELD{"TutoriumPZ"}%</td>
          </tr>
        </table>
      </td>
      <td>    </td>
      <td>
        <table border="1" cellpadding="2" cellspacing="0">
          <th colspan="2">max. Teilnehmerzahl</th>
          <tr>
            <td>Übung (ganzer Kurs)</td>
            <td>%FORMFIELD{"UebungGanzTeilnehmer"}%</td>
          </tr>
          <tr>
            <td>Übung (geteilter Kurs)</td>
            <td>%FORMFIELD{"UebungHalbTeilnehmer"}%</td>
          </tr>
          <tr>
            <td>Praktikum</td>
            <td>%FORMFIELD{"PraktikumTeilnehmer"}%</td>
          </tr>
          <tr>
            <td>Projekt</td>
            <td>%FORMFIELD{"ProjektTeilnehmer"}%</td>
          </tr>
          <tr>
            <td>Seminar</td>
            <td>%FORMFIELD{"SeminarTeilnehmer"}%</td>
          </tr>
        </table>
      </td>
    </tr>
  </table>
</sticky>

*Gesamtaufwand:* %FORMFIELD{"Gesamtaufwand"}%

---++++ Unterrichtssprache
   * Deutsch

---++++ Niveau
   * %FORMFIELD{"Niveau"}%
---++++ Notwendige Voraussetzungen
   * grundlegende VHDL Programmierkenntnisse 
   * grundlegende C Programmierkenntnisse 
   * Grundlagen Digitaltechnik (GTI)
   * Shannon'sches Abtasttheorem
   * Laplace Transformation (ASS)
   * Z Transformation (DSS)

---++++ Literatur
   * Krah, Jens Onno, DSF Skrip (Download) 
   * Tietze, Ulrich &amp; Schenk, Christoph: Halbleiterschaltungstechnik (Springer)
   * ADC Application Notes: Texas Instruments (www.ti.com)
   * Quartus II &amp; Nios II  Literature (www.altera.com)
   * Reichardt, Jürgen &amp; Schwarz, Bernd: VHDL-Synthese, Entwurf digitalter Schaltungen und Systeme
   * Kesel, Frank &amp; Bartholomä, Ruben: Entwurf von digitalen Schaltungen und Systemen mit HDLs und FPGAs (Oldenbourg)
   * Meyer-Bäse, Uwe: Digital Signal Processing with Field Programmable Gate Arrays, Springer-Verlag, Berlin Heidelberg, 2007

---++++ Dozenten
   * Prof. Dr.-Ing. Jens Onno Krah



---++++ Wissenschaftliche Mitarbeiter
   * Dipl.-Ing. Monica Lemke

---++++ Zeugnistext
Digitale Signalverarbeitung mit FPGA

---+++ Kompetenznachweis
<sticky>
  <table border="1" cellpadding="2" cellspacing="0">
    <th colspan="2">Form</th>
    <tr>
      <td>sK</td>
      <td>1</td>
    </tr>
    <tr>
      <td>bPA</td>
      <td>Testat</td>
    </tr>
  </table>
</sticky>

<sticky>
  <table border="1" cellpadding="2" cellspacing="0">
    <th colspan="2">Aufwand [h]</th>
    <tr>
      <td>sK</td>
      <td>1</td>
    </tr>
  </table>
</sticky>

*Intervall:* 3/Jahr

-----
---++ Lehrveranstaltungselemente

%STARTSECTION{"Vorlesung / Übung"}%
---+++ <u>Vorlesung / Übung</u>

---++++ Lernziele 
---+++++ Lerninhalte (Kenntnisse)
   * Hardware
      * Programmierbare Logikbausteine
         * Transistor-Transistor-Logik (TTL)
         * Programmable Array Logic (PAL)
         * Complex Programmable Logic Devices (CPLD)
         * Field Programmable Gate Array (FPGA)
            * Logikelemente
            * Phase Looked Loop
            * Embedded Memory 
            * Input Output Blöcke
            * Embedded Multiplier
      * Nutzung von Evaluation Boards
      * Analog Digital Converter
      * Digital Analog Converter
      * Reale Abtastsysteme
   * Software
      * FPGA Tool Chain
         * Quartus II (Altera)
         * ModelSim
         * SignalTap II &#8211; FPGA internal Logic Analyzer
         * MATLAB Simulink
         * DSP Builder Advanced Blockset
      * Nios II Integrated Development Environment
      * VHDL
         * Entity
         * Architecture
         * Process
   * Intellectual Property
      * Megacore IP Library
      * Nios II Soft Core Prozessor
         * Custom Instruction
      * Third party IP
   * System on a Programmable Chip
   * Digitale Filter
      * Nicht rekursive Filter (IIR)
      * Rekursive Filter (FIR)
      * Festkommaarithmetik

---+++++ Fertigkeiten
   * Systeme zur digitalen Signalverarbeitung modellieren
      *  Systeme in VHDL modellieren
      * Systeme als Blockdiagramm modellieren
      * Petrinetz-Entwicklungswerkzeug verstehen und zielgerichtet einsetzen
   * Systeme zur digitalen Signalverarbeitung verifizieren
      * DSP Systeme simulieren
      * DSP Systeme verifizieren
      * DSP Systeme anhand der Testergebnisse korrigieren und optimieren


---++++ Begleitmaterial 
   * Skript zur Vorlesung (pdf)
   * Übungsaufgabensammlungn (pdf)
   * Praktikumsanleitungen (pdf)


---++++ Besondere Voraussetzungen 
   * keine


---++++ Besondere Literatur 
   * keine


---++++ Besonderer Kompetenznachweis 
<sticky>
  <table border="1" cellpadding="2" cellspacing="0">
    <th colspan="2">Form</th>
    <tr>
      <td>bÜA</td>
      <td>Präsenzübung und Selbstlernaufgaben</td>
    </tr>
  </table>
</sticky>

<sticky>
  <table border="1" cellpadding="2" cellspacing="0">
    <th colspan="2">Beitrag zum LV-Ergebnis</th>
    <tr>
      <td>bK</td>
      <td>Voraussetzung für bPA</td>
    </tr>
    <tr>
      <td>bÜA</td>
      <td>unbenotet</td>
    </tr>
  </table>
</sticky>

*Intervall:* 1/Jahr

%ENDSECTION{"Vorlesung / Übung"}%



%STARTSECTION{"Praktikum"}%
---+++ <u>Praktikum</u>

---++++ Lernziele 
---+++++ Fertigkeiten
   * DSP System programmieren
      * kommerzielles FPGA-Entwicklungswerkzeug verstehen und zielgerichtet einsetzen
      * wesentliche Eigenschaften einer FPGA-Konfiguration erstellen
      * Programmiersprache VHDL beherrschen
      * Festverdrahtete DSP-Blöcke anwenden
      * Digitale Filter programmieren und konfigurieren
   * Signal Tap II für Zielsystem im Zusammenspiel mit FPGA-Entwicklungswerkzeug nutzen

---+++++ Handlungskompetenz demonstrieren
   * komplexe Aufgaben im Team bewältigen
      * einfache Projekte planen und umsetzen
      * Absprachen und Termine einhalten
      * Besprechungen planen und durchführen
   * Realweltsysteme modellieren
      * DSP-System analysieren
         * technische Aufgaben erfassen und zielgerichtet auswerten
         * Systemschnittstellen erkennen
         * System strukturieren
            * sinnvolle Teilsysteme definieren
            * Teilsystemfunktionen definieren
            * Schnittstellen definieren
      * Algorithmen der Signalverarbeitung entwerfen
         * Teilsystemsteuerungen als Signalflussplan modellieren
         * Amplituden- und Phasengang prüfen
         * Sprungantwort prüfen
   * Signalverarbeitungsprogramm für FPGA entwerfen
      * FPGA konfigurieren
         * Abtastrate definieren
         * vordefinierte Pin-Belegung nutzen
         * vordefinierte Timing Constrians nutzen
      * Filter implementieren und Koeffizienten auslegen
         * Algorithmen schrittweise auf dem FPGA implementieren
         * hierarchische Gesamtsystem integrieren
         * Implementierung verifizieren
            * Systemtest mit Signal Tap
            * Systemtest mit Funktionsgenerator und Skop
   * Konfiguration am Zielsystem in Betrieb nehmen


---++++ Begleitmaterial 
   * signalverarbeitende Projektaufgabe 
   * elektronische Entwicklungswerkzeuge für FPGA-Programmierung
   * Tutorial
      * Einlesen von Signalen über Analog Digital Wandler
      * Ausgabe von Signalen über Digital Analog Wandler
      * Programmbeispiel für den Soft Core Prozessor Nios II


---++++ Besondere Voraussetzungen 
   * keine


---++++ Besondere Literatur 
   * elektronische Bedienhandbücher und Tutorials für Programmiersystem des FPGA-Herstellers


---++++ Besonderer Kompetenznachweis 
<sticky>
  <table border="1" cellpadding="2" cellspacing="0">
    <th colspan="2">Form</th>
    <tr>
      <td>bPA</td>
      <td>3 Präsenztermine je 4h je Projektgruppe</td>
    </tr>
    <tr>
      <td>sMB</td>
      <td>20min Ergebnispräsentation zu bPA</td>
    </tr>
  </table>
</sticky>

<sticky>
  <table border="1" cellpadding="2" cellspacing="0">
    <th colspan="2">Beitrag zum LV-Ergebnis</th>
    <tr>
      <td>bPA</td>
      <td>Testat</td>
    </tr>
    <tr>
      <td>sMB</td>
      <td>zu bPA</td>
    </tr>
  </table>
</sticky>

*Intervall:* 1/Jahr

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Topic-Revision: r6 - 11 Jan 2016, GeneratedContent
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