Lehrveranstaltungshandbuch DSF
Digitale Signalverarbeitung mit FPGA
PDF Lehrveranstaltungsverzeichnis English Version: DSF
Version: 3 | Letzte Änderung: 13.09.2019 11:21 | Entwurf: 0 | Status: vom verantwortlichen Dozent freigegeben
| Langname | Digitale Signalverarbeitung mit FPGA |
|---|---|
| Anerkennende LModule | DSF_BaET, DSF_BaTIN |
| Verantwortlich |
Prof. Dr. Jens Onno Krah
Professor Fakultät IME |
| Gültig ab | Sommersemester 2023 |
| Niveau | Bachelor |
| Semester im Jahr | Sommersemester |
| Dauer | Semester |
| Stunden im Selbststudium | 60 |
| ECTS | 5 |
| Dozenten |
Prof. Dr. Jens Onno Krah
Professor Fakultät IME |
| Voraussetzungen | TI1, DSS, SuS |
| Unterrichtssprache | deutsch |
| separate Abschlussprüfung | Ja |
Literatur
| Elektronische Bedienhandbücher und Tutorials für Programmiersystem des FPGA-Herstellers |
| Skript (pdf) |
Abschlussprüfung
| Details | Schriftliche Modulprüfung - ähnlich den Übungsaufgaben |
|---|---|
| Mindeststandard | - |
| Prüfungstyp | Klausur |
Lernziele
| Zieltyp | Beschreibung |
|---|---|
| Fertigkeiten | Grundbegriffe der digitalen Signalverarbeitung, Beschreibung zeitdiskreter Systeme Analog-Digital-Umsetzung und Abtast- Halteglied Sigma-Delta-Modulation, Quantisierungsrauschen Praktische Anwendung von z-Transformation Auslegung digitaler Filter (IIR und FIR) Festkommaarithmetik Implementierung in einer DSP-Umgebung („C“ + Assembler) Implementierung in einer FPGA-Umgebung („VHDL“) FPGA Entwicklungssystem Quartus II Einführung die FPGA Baureihe Max 10 von Altera / Intel Eclipse / Nios II Entwicklungsumgebung |
Aufwand Präsenzlehre
| Typ | Präsenzzeit (h/Wo.) |
|---|---|
| Vorlesung | 2 |
| Übungen (ganzer Kurs) | 2 |
| Übungen (geteilter Kurs) | 0 |
| Tutorium (freiwillig) | 0 |
Besondere Voraussetzungen
| keine |
| Begleitmaterial |
Skript zur Vorlesung (pdf) Übungsaufgabensammlungn (pdf) |
|---|---|
| Separate Prüfung | Nein |
Lernziele
| Zieltyp | Beschreibung |
|---|---|
| Fertigkeiten | Praktische Anwendung von z-Transformation Implementierung in einer FPGA-Umgebung („VHDL“) FPGA Entwicklungssystem Quartus II Einführung die FPGA Baureihe Max 10 von Altera / Intel Nios II Entwicklungsumgebung |
Aufwand Präsenzlehre
| Typ | Präsenzzeit (h/Wo.) |
|---|---|
| Praktikum | 1 |
| Tutorium (freiwillig) | 0 |
Besondere Voraussetzungen
| keine |
| Begleitmaterial | Praktikumsanleitungen (pdf) |
|---|---|
| Separate Prüfung | Nein |
Bei Fehlern, bitte Mitteilung an die
Webredaktion der Fakultät IME
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